В общем случае процедура синтеза ЦИС на биполярных или МОП транзисторах включает в себя:

а) переход от заданного логического выражения к реализующему токовому графу (ТГ);

б) замена ПТФК их схемными реализациями.

Алгоритм синтеза электрической схемы состоит из четырёх этапов.

1. Заданная логическая функция минимизируется и представляется в одном из следующих минимизированных базисов ДНФ или КНФ. Эти базисы можно дополнительно преобразовать, используя дуальные преобразования (теоремы де Моргана):

;                                            (1.7а)

             .                                           (1.7б)

Используя теоремы де Моргана:

а) логическую функцию, заданную в ДНФ

 (форма 1а),

 можно преобразовать  еще в три формы;

б) в результате проведении двойного отрицания над формой 1а получим

, (инверсно–конъюнктивная форма 1б);


                                          Основные типы и функции ПТФК и варианты их схемной реализации                                                          Таблица 1.1

 

+Eп

 
Тип ПТФК

Условные

обозначения

Варианты схемной реализации

Логические

операции

Электрические функции

-Eп

 

+Eп

 

-Eп

 

+Eп

 

-Eп

 
Пассивные (К=0)

Разветвители тока

 

РТ0

 

 

Тождественность

 

Разветвление тока, усиление или ослабление тока

 

РТ1

 

Тождественность

Объединители тока

 

ОТ0

 

 

Дизъюнкция

Объединение тока, усиление или ослабление тока

 

ОТ1

 

 

Конъюнкция

Е0

 

-Eп

 

+Eп

 

-Eп

 

п

 

Е0

 

-Eп

 

Е0

 

+Еп

 

+Eп

 

+Еп

 

-Eп

 
Активные (К=1)

 

Транзисторный  ключ

 

ТК0

 

 

Инверсия,

запрет

 

 

Переключение тока

 

ТК1

 

 

Инверсия,

импликация

Источник

тока

 

ИТ0

 

 

 

нет

 

Задание

 тока

 

ИТ1

 

 

 

нет

Фиксатор

потенциала

 

 

ФП                U  

 

 

нет

Согласование потенциалов


в) в результате проведении двойного отрицания над минтермами формы 1б получим:

, (инверсно–конъюнктивная форма 1в);

г) в результате проведении двойного отрицания над минтермами формы 1а получим:

, (дизъюнктивно-инверсная форма 1г).

Аналогично, применяя теоремы де Моргана:

а) к логической функции, заданной в КНФ

(форма 2а),

можно получить ещё три формы:

б)  инверсно–дизъюнктивная форма 2б;

в)  - инверсно–дизъюнктивная форма 2в;

г) - конъюнктивно–инверсная  форма 2г.

Для каждого из полученных в группе ДНФ или КНФ четырёх минимизированных выражений составляется исходный токовый граф (ИТГ). ИТГ содержит пока только ПТФК, необходимые для выполнения логических преобразований, то есть ОТ, ТК и РТ для размножения логических переменных. Затем подключают ИТ, задающие или отбирающие ток. При необходимости во внутренние дуги графа включают ФП, обеспечивающие необходимые логические уровни для запирания логических элементов.

2. Второй этап синтеза схемы логического функционального узла заключается в замещении ПТФК их возможными схемными реализациями.

Выбор варианта схемной реализации начинается с активных ПТФК, к которым относятся ТК и ИТ. В качестве ТК в ИС используют БП n-p-n или p-n-p транзисторы, а в схемах МОПТЛ – n-МОП, p-МОП транзисторы.

Затем выбираются ИТ, резисторные или транзисторные. При относительно небольших требуемых величин сопротивления выбираются резисторные ИТ, для обеспечения высокой стабильности тока питания выбираются транзисторные ИТ.

 Затем производится выбор варианта схемной реализации ОТ и РТ. При этом соблюдаются следующие приоритеты:

1 – монтажные ОТ и РТ, однако они не обеспечивают электрической развязки цепей. В связи с этим не допускается последовательное соединение монтажных ОТ и РТ. Такое включение приводит к короткому замыканию логических цепей и нарушению правильности функционирования логического устройства;

2 – диодные ОТ и РТ;

3 – транзисторные ОТ и РТ;

4 – резисторные ОТ и РТ.

 Путём представления логической функции в других формах и использования физической интеграции областей транзисторов получают и другие варианты схемной реализации.

3. Для отбора наиболее удачных вариантов производится сравнительный анализ полученных схем, а также параметрическая оптимизация. Она заключается в подборе наилучшего сочетания параметров компонентов. На практике обычно используется один из следующих критериев отбора:

а) минимальная задержка tз при заданной потребляемой мощности Pэ;

б) минимальное значение Pэ при заданной задержке tз.

По формуле (1.6) рассчитываются условия переключения внутренних логических элементов. Для выполнения этих условий в соответствующие цепи включаются ФП, обеспечивающие необходимые дополнительные падения напряжения ∆U.

Проверяется также выполнение заданных требований к значениям помехоустойчивости Uп+ и Uп- и коэффициента разветвления по выходу N.

4. В заключение проводится расчёт основных электрических и конструктивных параметров логического функционального узла.

Рассчитать напряжение питания микросхемы Uп по формуле.

,                                           (1.8)

где -  сумма падений напряжения на участке цепи между источником питания  Uп и общим проводом, содержащим наибольшее количество активных (с открытыми p-n переходами) и пассивных радиокомпонентов.

Выбирается ближайшее значение напряжения питания из стандартного ряда Eп = 1; 1,5; 2,5; 3; 3,5; 5; 9; 10; 15; 27 В

По формуле (1.9) рассчитывается активная площадь кристалла, Sa, за­нимаемую спро­ек­ти­рованной микросхемой:

, мм2,                                     (1.9)

где Si – площадь ПТФК i-го типа, мм2; ni– количество ПТФК i-го типа; k номер типа ПТФК; N – количество типов ПТФК.

Рассчитывается задержка переключения, tз:

, с,                                (1.10)

где Uп – напряжение источника питания, В; (tтк)j – средняя задержка переключения  j-го ТК; (Cп)j – паразитная емкость j-го ИТ; (Uл)jU1U0 логический перепад, В; (Iит)j – ток потребления i-го источника тока; qк – максимальное число ТК, включенных последовательно между входом и выходом схемы; Nит – число источников тока в схеме.

Рассчитывается  мощность, Р, потребляемая цифровым устройством

, мВт,                                (1.11)

где Nит – количество источников тока в схеме; (Iит)j – ток j-го ИТ; Iп – ток, потребляемый микросхемой, мА.